Анотація до роботи:

Камінська Марина Олександрівна. Системні моделі аналізу тестопридатності при проектуванні цифрових структур на кристалах.– Рукопис.

Дисертація на здобуття наукового ступеня кандидата технічних наук за спеціальністю 05.13.05 – комп’ютерні системи та компоненти.– Харківський національний університет радіоелектроніки, Харків, 2008.

В результаті виконаних досліджень було вирішено науково-практичну задачу суттєвого зменшення часу верифікації цифрових систем на кристалах та програмних продуктів за рахунок їх структурної та схемної модифікації на ос-нові використання запропонованих методів аналізу тестопридатності, стандартів тестопридатного проектування, асерційних бібліотек, та генератора зваженого тесту при одночасному покращенні якості тестів та покриття дефектів у цифровій схемі або програмному продукті.

Отримано такі наукові результати:

1. нові методи аналізу тестопридатності програмних продуктів TGA та TASL, що характеризуються модифікованою моделлю операційного пристрою С.Г. Шаршунова у вигляді композиції операційного та керуючого автоматів, що дозволяє автоматично обирати вузькі місця у пристрої для проведення процедури тестування;

2. нова модель впровадження асерцій у програмний код пристрою на системному рівні, яка характеризується використанням найгірших оцінок тестопридатності і дозволяє прискорити проведення процедури вибору контрольних точок за рахунок автоматизації процедури та зменшити у 2–3 рази час тестування заданим тестом;

3. новий структурно-функціональний, ймовірносний метод COPPol-TA аналізу тестопридатності цифрових систем на кристалах, який характеризується використанням кубічного покриття та урахуванням топології схеми при обчис-ленні показників тестопридатності. Метод може бути використаний на рівні регістрових передач, що дає можливість проводити аналіз на схемах великої розмірності (>1 млн. вентилів або функціональних блоків) та суттєво зменшити (в 1,5–3 рази) час аналізу тестопридатності порівняно з існуючими методами;

4. удосконалено модель модифікації цифрової схеми за допомогою кола сканування, що на відміну від існуючих характеризується використанням найгірших показників керованості для побудови зваженого тесту, що дозволяє суттєво збільшити глибину покриття дефектів та зменшити апаратурні витрати на 40% порівняно зі стандартною та забезпечує повну перевірку комірки незалежно від решти схеми, а також можливістю забезпечення високого рівня тестованості схеми (мінімум ліній, що не перевіряються), кореляцією показників тестопридатності та рівня покриття несправностей після проведення модифікації схеми;

5. удосконалено модель вибору контрольних точок, що на відміну від існуючих поширена на структури вентильного, регістрового та системного рівнів, та дозволяє виконувати модифікацію комбінаційних та послідовнісних проектів великої розмірності на ранніх етапах розробки, що дозволяє підвищити тестопридатність продукту у середньому на 20–40%;

6. реалізовано у вигляді програмних засобів запропоновані моделі та методи аналізу тестопридатності, вибору критичних контрольних точок для тестування складних цифрових структур на кристалах та програмних продуктів та здійснено їх імплементацію у систему синтезу тестів та моделювання несправностей SIGETEST, що дозволяє суттєво зменшити час верифікації продукту та час генерації тестових послідовностей (на 20%), виконано тестування на валідність розроблених методів шляхом їх порівняння зі світовими аналогами, використовуючи тестові бібліотеки провідних компаній світу, та впровадження їх у компанії та підприємства України.

Публікації автора:

1. Хаханов В.И. Повышение качества теста на основе технологии Boundary Scan / В.И. Хаханов, М.А. Каминская, А.А. Егоров, И.А. Побеженко // Радио-электроника и информатика.– Харьков.– 2004.– № 3.– с. 85–90.

2. Хаханов В.И. Методы и средства создания цифровых систем на кристалах. Аналитический обзор / В.И. Хаханов, А.А. Егоров, М.А. Каминская, И.В. Хаханова // Радиоэлектроника и информатика.– Харьков.– 2004.– № 4.– с. 102–117.

3. Кулак Э.Н. Эвристический метод анализа тестопригодности для тести-рования цифровых схем детерминированным тестом / Э.Н. Кулак, М.А. Каминская // Радиоэлектроника и информатика.– Харьков.– 2005.–№ 3.– с. 113– 119.

4. Кулак Э.Н. Модификация цифровых схем с использованием метода анализа тестопригодности TADATPG / Э.Н. Кулак, М.А. Каминская, Гриби Ваде, Ктейман Хассан, О.А. Гузь // Радиоэлектроника и информатика. № 4 – 2005.–Харьков.– с. 62–67.

5. Кулак Э.Н. Вычисление показателей тестопригодности на уровне регистро-вых передач / Э.Н. Кулак, М.А. Каминская, О.Б. Скворцова // Вестник НТУ «ХПИ», Тематический выпуск «Информатика и моделирование».– 2006.– № 23.– с. 102–111.

6. Каминская М.А. Использование анализа тестопригодности для повыше-ния качества теста и производительности встроенных средств самотестирования / М.А. Каминская, Э.Н. Кулак // Вісник Східноукраїнського національного університету ім. Володимира Даля.– Луганск.– № 12(130).– Ч.2.–2008.– с. 24–36.

7. Хаханов В.И. Механизм ассерций для функциональной верификации проектируемых цифровых систем / В.И. Хаханов, А.А. Егоров, С.А. Зайченко, В.И. Обризан, М.А. Каминская // АСУ и приборы автоматики: Всеукр. межвед. научно-техн. сборник.– Харьков.– 2005.– № 131.– с. 147–156.

8. Хаханов В.И. Верификация цифровых устройств на основе исполь-зования анализа тестопригодности и асерционных бибилиотек / В.И. Хаханов, М.А. Каминская, С.А. Зайченко // АСУ и приборы автоматики: Всеукр. межвед. научно-техн. сборник.– Харьков.– 2007.– № 140.– с.75–83.

9. Каминская М.А. Повышение качества теста на основе метода анализа тестопригодности устройства на различных уровнях описания / М.А. Каминская, С.А. Зайченко // «Радиоэлектронные и компьютерные системы»: Всеукр. межвед. научно-техн. сборник.– Харьков, ХАИ.– 2007.– № 7.– c. 140 – 146.

10. Hahanov V.I. Testability Analysis of the VHDL Structure for Fault Coverage Improving / V.I. Hahanov, M.A. Kaminska, O. Lavrova // ELEСTRONICS AND ELECTRICAL ENGINEERING.– Lithuania.– 2007.– Nr.2(74).– p. 29–32.

11. Kulak E.N. Testability Analysis Approach TADATPG for Deterministic Test Generation / E.N. Kulak, M.A. Kaminska, O.A. Guz, O.N. Parfentiy // Electronics and electrical engineering.– Kaunas, Lithuania.– 2006.– Nr. 2(66).– p.5–10.

12. Kaminska M.A. Improving test quality by applying Boundary Scan technology / M.A. Kaminska, O.V. Melnikova, Sami Ulan Khan, W. Ghribi // Proceedings of the 2-nd East-West Design and Test Workshop 2004.– Ukraine.– 2004.– p.263–269.

13. Kaminska M.A. Analysis of the testability of the high complexity digital dеvi-ces / M.A. Kaminska, E.N. Kulak, A.N. Parfentiy, O.A. Guz // Proceedings of the 8-th International Conference The Experience of Designing and Application of CAD systems in Microelectronics.– Ukraine.– 2005.– P. 331–333.

14. Kaминская M.A. Альтернативный метод оценки тестопригодности / M.A. Kaминская, Н.В. Голян, А.С. Бабаев // Материалы 9-го Международного молодежного форума «Радиоэлектроника и молодежь в ХХI веке».– 2005.– C.533.

15. Kaminska M.О. Quantitаtive еstimation of the testability for complexity digital dеvices before test generation / M.О. Kaminska, V.I. Hahanov, W. Ghribi, E.A. Kamenuka // Proceedings of the 12-th International Conference MIXDES.– Poland.– 2005.– p. 451–456.

16. Каминская М.А. Использование технологий сканирования при анализе тестопригодности цифровых устройств / М.А. Каминская, И.А. Побеженко, Гриби Ваде // Материалы 6-ой Международной научно-практической конфе-ренции СИЭТ 2005.– Одесса.– 2005.– С. 72.

17. Hahanov Vladimir. Assertions-based mechanism for the functional verification of the digital designs / Vladimir Hahanov, Oleksandr Yegorov, Sergiy Zaychenko, Alexander Parfentiy, Maryna Kaminska, Anna Kiyaschenko // Proceedings of the 3-rd East-West Design and Test Workshop 2005.– Ukraine.– 2005.– p.261–266.

18. Хаханов В.И. Механизм асерций для верификации проектируемых цифровых систем / В.И. Хаханов, А.А. Егоров, С.А. Зайченко, В.И. Обризан, М.А. Каминская // Материалы 2-го радиоэлектронного форума «Прикладная радиоэлектроника. Состояние и перспективы развития» МРФ’2005.– Харьков.– 2005.– С. 281–284.

19. Каминская М.А. Повышение тестопригодности устройства путем использо-вания граничного сканирования / М.А. Каминская, А.А. Егоров, И.А. Побеженко, О.А. Гузь // Материалы научно-практической конференции «Информационные технологии – в науку и образование».– Харьков.– 2005.– С.46–47.

20. Kulak Elvira. Fault Coverage Improving for SoC Based on IEEE1500 SECT standard / Elvira Kulak, Maryna Kaminska, Olesia Guz, Alexander Parfentiy // Proceedings of the Іnternational Conference «Modern problems of radio engineering, telecommunications and computer science».– Ukraine.– 2006.– p. 362–364.

21. Кaminska M.A. Testability Measure on High Level Abstraction / M.A. Кaminska // Материалы 10-го юбилейного международного молодежного форума «Радиоэлектроника и молодежь в ХХІ веке».– 2006.– С.584.

22. Kulpinov Ye. Yu. Testability analysis method for deterministic ATPG / Ye. Yu. Kulpinov, M.A. Kaminska, Kiong Buy Dik // Материалы 10-го юбилейного международного молодежного форума «Радиоэлектроника и молодежь в ХХІ веке».– 2006.– С.577.

23. Kaminska M.O. Probabilistic testаbility measure before pseudorandom test generation / M.O. Kaminska, E.N. Kulak, O.A. Guz, V.V. Yeliseev // Proceedings of the 13-th International Conference MIXDES 2006.– Poland.– 2006.– p. 591–594.

24. Kaminska M. Hierarchical Analysis of Testability for SoC / M. Kaminska, V. Hahanov, E. Kulak, O. Guz // Proceedings of the 4th East-West Design and Test Workshop.– Russia.– 2006 .– p. 226–230.

25. Каминская М.А. HES-MV ускоритель троичного моделирования циф-ровых проектов / М.А. Каминская, В.И. Хаханов, Гриби Ваде // Материалы 1-ой Международной научной конференции «Глобальные информационные системы. Проблемы и тенденции развития».– Украина.– 2006.– c. 42–43.

26. Каминская М.А. Метод анализа тестопригодности для управляющих автоматов представленных на системном уровне / М.А. Каминская, О.А. Гузь, К.Л. Мостовая // Материалы 1-ой Международной научной конференции «Глобальные информационные системы. Проблемы и тенденции развития».– Украина.– 2006.– c. 36–37.

27. Hahanov V. Testability Analysis of Digital Design Verification / V. Hahanov, M. Kaminska, E. Fomina // Proceedings of the 10-th Biennial Baltic Electronic Conference BEC 2006.– Tallinn, Estonia.– 2006.– p. 171–175.

28. Kaminska Maryna. Fault coverage improving based on testability analysis of the VHDL сode / Maryna Kaminska, Vladimir Hahanov, Anna Hahanova, Alexander Parfentiy // Proceedings of the 9-th International Conference The Experience of Designing and Application of CAD systems in Microelectronics.– Ukraine.– 2007.– p. 454–456.

29. Каминская М.А. Построение теста на основе показателей тестопригод-ности / М.А. Каминская // Материалы 11-го Международного молодежного форума «Радиоэлектроника и молодежь в ХХІ веке».– 2007.– С.246.

30. Hahanov V.I. Hardware Fault Free Simulation for SoC / V.I. Hahanov, M.O. Kaminska, W. Ghribi, A.V. Hahanova // Proceedings of the 14-th International Conference MIXDES 2007.– Poland.– 2007.– p. 424–428.

31. Hahanova Irina. Implementation of the Filter 9/7 in Software Package Matlab (Simulink) / Irina Hahanova, Irina Pobegenko, Maryna Kaminska, Mehedy Masud // Proceedings of the 5-th East-West Design and Test Symposium.– Armenia.– 2007 .– p. 714–722.

32. Kaminska Maryna. Testability analysis method for hardware and software based on assertion libraries / Maryna Kaminska, Roman Prikhodchenko, Artem Kubirya, Pavel Mocar // Proceedings of the 6-th East-West Design and Test Symposium 2008.– Lviv, Ukraine.– 2008.– P.163–167.

33. Хаханов В.И. Оценка тестопригодности программных и аппаратных продуктов / В.И. Хаханов, М.А. Каминская, С.В. Михтонюк, Р.С. Хван // Материалы 3-го Mеждународного радиоэлектронного форума «Прикладная радиоэлектроника. Сос-тояние и перспективы развития» МРФ’2008.– Харьков: ХНУРЭ.– 2008.– С.18–21.